基于Nexys A7的RVfpga计算机体系结构课程实验
基于Nexys A7的RVfpga计算机体系结构课程实验
简介
RISC-V是一种基于已建立的简化指令集计算机(RISC)原则的开放标准指令集体系结构(ISA)。与其他ISA设计不同，此ISA是在开放源码许可下提供的，不会产生费用。许多公司都在提供RISC-V硬件，以后还会有更多。支持RISC-V的开源操作系统是可用的，该指令集受到主流的软件工具链的支持。
RVfpga 课程包含基础知识理论和实践经验，使下一代程序员和工程师学会利用RISC-V的潜力。课程包括20个实验课程、详细的指南、教学案例、考试例题和配有答案的实践习题，给教师极大的灵活性在实践或应试结构中去选择，作为本课程的教学方式。
RVfpga教材资料包提供了说明和工具用于展示如何:
• 针对一个商业RISC-V系统的FPGA
• 为增加RISC-V系统更多的功能
• 分析和修改RISC-V内核和内存层次结构
RVfpga采用Chips Alliance公司的SweRVolf SoC，该SoC基于Western Digital公司的RISC-V SweRV EH1核心。SweRV是一个经过充分验证的生产级处理器核心，它是完全开源的，目前已被用于多个SoC设计使 用，包括该课程项目的领导者Imagination Technologies，在其A系列GPU中采用了该核心。
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课程作者 课程材料由美国拉斯维加斯内华达大学电子和计算机 工程教授Sarah Harris博士和西班牙马德里大学计算 机结构与系统工程系副教授Daniel Chaver-Martínez 博士共同开发。 |
目标课程 数字设计与微体系结构(本科)，计算机组织与体系结构，高级计算机体系结构(本科,硕士)， SoC设计(硕士)，设计验证(硕士)，嵌入式系统项目(本科, 硕士)和 处理器体系结构:修改，增强，优化……(硕士，博士) |
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课程 本课程共分三节完整的一学期课程，讲解重点并给予 学生实践经验——计算机基础(第一部分)、计算机组 织(第二部分)和计算机结构(第三和第四部分) |
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发布日期 & 支持语言:
简体中文版 1.0（首次发布）：2020 年 4月1日
RVfpga 课程的原始版本。
o RVfpga 课程的原始版本。
o 包括入门指南和实验 0-10
简体中文版 2.0：2022 年 5月9日
o 添加了实验 11-20：文档、图表、软件源、练习和解决方案。实验室 11-20 侧重于微体系结构和内存层次结构。它们展示了如何使用 SweRV EH1 处理器中可用的性能计数器，如何理解 SweRV EH1 流水线，包括如何执行基本指令（算术逻辑、内存、分支）以及如何处理结构、数据和控制风险，以及如何使用或向 RISC-V 内核添加功能，包括添加额外的指令和性能计数器、使用分支预测器以及探索内存功能。
o 扩展幻灯片以涵盖新实验室。
o 在 GSG 和 Labs 0-10 中添加了一些小文本/图形，并修复了一些错别字。
o 11-20：文件、数字、软件来源。实验室 11-20 的重点是架构和性能架构分级结构。展示 SweRV H1 处理器中提供的增加了 E 测试、使用和练习，如何理解SweRV EH1流水，如何执行基本指令增加线（算术逻辑、内存、增加分支功能）以及如何处理结构、数据和控制，以及如何使用RISC-V内核的或危险的，包括额外的指令和性能以及，使用预测器，探索性能功能。
o 扩展了幻灯片，以全新的实验内容。
o 在 GSG 实验室中增加了一些文字/图片，并添加了一些错误的文字/图片。
